Configuración de la BIOS - Letra C

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C

|| || Cache Burst Read || Establece el tiempo necesario (1T, 2T) para que el procesador realice una lectura de la caché en modo ráfaga. ||
|| Cache Burst Read Cycle || Establece el tiempo necesario (1CCLK, 2CCLK) para que el procesador realice una lectura de la caché en modo ráfaga ||
|| Cache Early Rising || ENABLED aumenta las prestaciones de lectura de la caché ||
|| Cache Read Burst || Estos números son los ciclos que usa el procesador para leer datos de la caché. El fabricante de la placa suele establecer los valores dependiendo del tamaño, el tipo y la velocidad de acceso de la caché. Escoger el valor menor y cambiarlo si se producen problemas. ||
|| Cache Read Wait States || Selecciona el numero de estados de espera para las señales de salida de datos de la cache. Cuando el valor es 0 WS, CROEA# y CROEB# están activos durante dos ciclos de reloj del procesador; cuando es 1 WS, CROEA# y CROEB# están activos durante tres ciclos de reloj. El número de ciclos de reloj que CROE# permanece activo puede ser mayor. El número se ajusta automáticamente durante los ciclos de escritura de la caché de segundo nivel a la memoria para sincronizarse con la controladora de memoria RAM. ||
|| Cache Tag Hit Wait States || Establece el tiempo en estados de espera (0WS, 1WS) para comprobar un acierto de CACHE TAG. ||
|| Cache Timing || Si la caché de nivel 2 es de un solo banco escoger FASTER, si es de dos bancos FASTEST. Si no se sabe, probar primero con FASTEST y ver si da errores. ||
|| Cache Timing Control || Establece la velocidad para la lectura y la escritura en la caché (de menos a más velocidad: NORMAL, MEDIUM, FAST, TURBO). ||
|| * Cache Update Policy
* L1 Cache Policy || Establece el modo de operación de la caché externa o de segundo nivel(WRITE-BACK, WRITE-THROUGH). WRITE-THROUGH quiere decir que la memoria se actualiza con datos de la caché cada vez que el procesador envía un ciclo de escritura. WRITE-BACK hace que la memoria se actualice sólo en ciertos casos, como pedidos de lectura a la memoria cuyos contenidos están en la caché. WRITE-BACK permite al procesador operar con menos interrupciones, aumentando su eficacia. ||
|| Cache Write Burst || Establece los ciclos de reloj exactos utilizados durante la escritura en bloques a la cache. Escoger el valor menor y cambiarlo si se producen problemas. ||
|| Cache Write Cycle || Establece el tiempo en ciclos de reloj del procesador (2T, 3T) para la escritura a la caché externa. ||
|| Cache Write Policy || Establece el modo de operación de la caché externa o de segundo nivel(WRITE-BACK, WRITE-THROUGH). ||
|| Cache Write Timing || Establece el tiempo en estados de espera (0WS, 1WS) para la escritura a la caché externa ||
|| Cache Write Wait States || El fabricante de la placa base puede decidir insertar o no un ciclo de espera entre los ciclos de escritura de la caché si lo cree necesario. ||
|| Cacheable Range || Especifica el área de memoria caché usada para copiar la BIOS del sistema o la BIOS de un adaptador (e.g. SCSI BIOS), variando de 0-8M a 0-128M. ||
|| CAS Address Hold Time || Selecciona el número de ciclos que son necesarios para cambiar la dirección CAS después de iniciar CAS dirigido a una dirección de memoria RAM ||
|| CAS Low Time for Write/Read || El número de ciclos de reloj en que se detiene la señal CAS para las lecturas y escrituras de RAM depende de la velocidad de la memoria RAM. No cambiar el valor por defecto especificado por el fabricante. ||
|| CAS# Precharge Time || Selecciona el número de ciclos de reloj del procesador asignados para que la señal CAS acumule su carga antes de refrescar la RAM. Si se asigna un tiempo insuficiente, el refresco puede ser incompleto y pueden perderse datos. ||
|| CAS# Pulse Width || El diseñador del equipo escoge la dración de una señal CAS ||
|| Chipset NA# Asserted || ENABLED permite PIPELINING. De este modo el chipset envía una señal al procesador para una nueva dirección de memoria antes de que se completen las transferencias de datos del ciclo actual. De este modo se mejoran las prestaciones. ||
|| Chipset Special Features || Cuando está DISABLED el chipset se comporta como la versión primera del chipset TRITON (430FX), desaprovechando las nuevas funciones ||
|| CPU Addr. Pipelining || PIPELINING permite a la controladora del sistema hacer una señal al procesador para una nueva dirección de memoria antes de que todas las transferencias de datos del ciclo actual estén terminadas, dando lugar a una mayor transferencia de datos ||
|| CPU Burst Write Assembly || El chipset mantiene cuatro buffers de escritura. Cuando esta opción está ENABLED, el chipset puede mandar largas series de datos desde estos buffers ||
|| CPU Core Voltaje || El voltaje debe coincidir con las especificaciones del procesador, o poner el valor en AUTO para que la placa base lo detecte automáticamente. Solo los locos del OVERCLOCKING se atreven a cambiar este valor para conseguir un funcionamiento estable cuando el procesador está funcionando por encima de la velocidad de reloj o de bus recomendada: ¡¡OJO!! Podemos "freír" el procesador. ||
|| CPU Fan on Temp High || Cuando el procesador alcanza la temperatura escogida el ventilador del disipador se pone en funcionamiento. ||
|| CPU Host/PCI Clock || Lo normal es que esté en DEFAULT, pero se puede escoger una combinación entre el bus del procesador y el bus PCI, teniendo en cuenta que el bus PCI debe ser 33MHz aproximadamente. Es decir 1/2 para 60-75MHz y 1/3 para 95-112MHz. Para forzar a 124, 133, 140 o 150MHz debemos optar por 1/4, si la placa base lo permite. Si un periférico PCI funciona demasiado por encima de los 33MHz, es posible que se produzcan errores, pudiendo llegar a dañar el periférico. Este parámetro tiene gran valor para los amantes del OVERCLOCKING. ||
|| CPU Internal Cache /External Cache || La memoria caché es un tipo de memoria adicional mucho más rápido que la memoria RAM. Los procesadores 486 y superiores contienen memoria caché interna, y los ordenadores modernos poseen memoria caché externa. Los datos almacenados en la memoria caché se transfieren mucho más rápido y por ello ambas opciones deben estar ENABLED ||
|| CPU L1 Cache /L2 Cache || Igual que el parámetro anterior. L1= internal; L2=external. ||
|| CPU L2 Caché ECC Checking || Los procesadores Pentium II a partir de 300MHz y algunas unidades a 266MHz llevan una caché con Código de Corrección de Errores. Si este parámetro está ENABLED, el procesador comprueba con regularidad la integridad de los datos almacenados en la caché de nivel 2. Esto supone un nivel extra de seguridad en los datos (al igual que instalar memoria RAM ECC - típica en ordenadores que vana funcionar como servidores de aplicaciones) pero ralentiza ligeramente el equipo ||
|| CPU Line Read || Este campo permite habilitar (ENABLED) o desabilitar (DISABLED) las lecturas de línea completa del procesador ||
|| CPU Line Read Multiple || LINE READ quiere decir que el procesador lee una línea completa de la caché. Cuando una línea de la cache esta llena contiene 32 bits de datos. Si la línea está llena, el sistema sabe cuántos datos leerá y no necesita esperar a la señal de fin de datos, y por ello está libre para hacer otras cosas.

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Cuando este apartado está ENABLED el sistema puede leer más de una línea completa de caché de cada vez. || || CPU Line Read Prefetch || Ver el campo siguiente. Cuando este apartado está ENABLED, el sistema puede adelantar la lectura de la siguiente instrucción e iniciar el siguiente proceso. ENABLED mejora las prestaciones del equipo. ||
|| CPU Read Multiple Prefetch || El PREFETCH ocurre cuando durante un proceso (leyendo del bus PCI o de la memoria) el chipset empieza a leer la siguiente instrucción. El chipset tiene cuatro líneas de lectura. Un prefetch múltiple quiere decir que el chipset puede iniciar la lectura de más de una instrucción durante un proceso. ENABLED mejora las prestaciones del equipo ||
|| CPU to DRAM Page Mode || Cuando está DISABLED la controladora de memoria cierra la página de memoria después de cada acceso. Cuando está ENABLED, la página de memoria permanece abierta hasta el siguiente acceso a memoria ||
|| CPU to PCI Buffer || Cuando está ENABLED, las escrituras del procesador al bus PCI pasan por los buffer, para compensar así la diferencia de velocidad entre el procesador y el bus PCI. Cuando está DISABLED el procesador debe esperar a que se acabe una escritura antes de comenzar otra. ||
|| CPU-to-PCI Burst Mem. WR || Este parámetro se encuentra en las placas base con el chipset SIS5597, y cuando está ENABLED el chipset puede enviar ráfagas de datos desde sus buffers a los dispositivos PCI ||
|| CPU to PCI Byte Merge || BYTE MERGING permite la fusión de datos en escrituras consecutivas del procesador al bus PCI con la misma dirección de memoria, dentro de la misma localización del buffer de escritura. La colección fusionada de datos es enviada por el bus PCI como un dato simple. Este proceso sólo tiene lugar en el rango compatible VGA(0A0000-0BFFFF). ||
|| CPU-to-PCI IDE Posting || Seleccionando ENABLED se optimizan las transferencias del procesador al bus PCI. ||
|| CPU to PCI POST/BURST || Los datos del procesador al bus PCI pueden pasar por el buffer o pueden ser enviados a ráfagas. Ambos rasgos (POSTING y BURSTING) mejoran las prestaciones del equipo. Estos son los métodos: ||
|| POST/CON.BURST || Posting and conservative bursting ||
|| POST/Agg.BURST || Posting and aggressive bursting ||
|| NONE/NONE || Neither posting nor bursting ||
|| POST/NONE || Posting but not bursting ||
|| CPU-to-PCI Write Buffer || Cuando está ENABLED el procesador puede escribir cuatro bloques de datos en el bus PCI sin esperar a que concluya el ciclo PCI. Si está DISABLED, el procesador debe esperar después de cada bloque de datos enviado a que el bus PCI le indique que está listo para recibir más datos. ENABLED acelera los procesos ||
|| CPU-to-PCI Write Post || Cuando está ENABLED las escrituras del procesador al bus PCI pasan por el buffer para compensar la menor velocidad del bus PCI frente al procesador. Si está DISABLED, el procesador debe esperar hasta que la escritura de datos se ha completado antes de enviar más datos. ENABLED acelera los procesos ||
|| CPU Warning Temperature || Selecciona los límites inferiores y superiores para la temperatura del procesador. Si se sobrepasa uno de los límites, se activará un sistema de aviso. ||
|| CPU Write Back Cache || Determina si la caché interna del procesador es de tipo WRITE-BACK (ENABLED) o de tipo WRITE-THROUGH (DISABLED). ||
|| CPU/PCI Write Phase || Determina el número de señales del reloj entre las fases de direccionado y escritura de datos entre el procesador y el bus PCI. ||
|| CPUFAN Off in Suspend || Cuando está ENABLED el ventilador del procesador se apaga en modo SUSPEND de ahorro de energía ||
|| CPU-To-PCI IDE Posting || Seleccionar ENABLED para enviar ciclos de escritura del procesador al bus PCI. Los accesos a los dispositivos IDE son enviados por el procesador a los buffers del bus PCI y así se optimizan los ciclos. ENABLED mejora las prestaciones del equipo ||
|| <TD style="BORDER-RIGHT: #ece9d8; PADDING-RIGHT: 0cm; BORDER-TOP ||