Configuración de la BIOS - Letra D

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D

|| || Date || La BIOS determina el día de la semana a partir de la información de la fecha (sólo para información).

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Mover el cursor hacia la izquierda o la derecha hasta el campo deseado (date, month, year). Pulsar PgUp (RePag) o PgDn (AvPag)para aumentar o disminuir el valor, o escribir el valor deseado. || || Day of Month Alarm || Con el chipset SIS5597 escoge una fecha del mes. Si se pone 0, se puede escoger uan alarma semanal. ||
|| Daylight Saving || Cuando está ENABLED este parámetro añade una hora cuando comienza el tiempo de ahorro. También resta una hora cuando vuelve el tiempo estándar. ||
|| Delay for HDD || Algunos discos duros requieren algún tiempo funcionando para ser identificados correctamente. Este apartado especifica el tiempo que debe esperar la BIOS para intentar identificarlo. Cuando menor es el tiempo más rápido arranca el sistema ||
|| Delayed Transaction || El chipset tiene un buffer de escritura de 32 bits para soportar ciclos retardados de transacciones. Seleccionar ENABLED para que esté de acuerdo con la versión 2.1 del bus PCI. ENABLED mejora las prestaciones del equuipo ||
|| Dirty pin selection || Cuando se selecciona COMBINE en el campo Tag/Dirty Implement,se puede escoger si el pin DIRTY de datos es para entrada y salida, bidireccional, o solo para entrada de datos. ||
|| DMA Clock || Este apartado permite establecer la velocidad del DMA (acceso directo a memoria) a una velocidad igual o mitad de la velocidad de la señal del reloj de sistema (SYSCLK). Establecer una velocidad muy alta puede ser demasiado rápido para algunos componentes. ||
|| DMA n Assigned to || Cuando los recursos se controlan manualmente, asignar a cada uno de los canales DMA del sistema uno de los siguientes tipos ||
|| Legacy ISA: || Dispositivos que cumplen la especificación original de bus AT, que requieren un canal DMA específico. ||
|| PCI/ISA PnP: || Dispositivos que cumplen el estándar PLUG AND PLAY, tanto diseñados para la arquitectura de bus ISA como para el bus PCI. ||
|| Doze Mode || Después del tiempo de inactividad seleccionado, el reloj del procesador va más lento aunque el resto de los componentes todavía operan a toda velocidad. ||
|| Doze Speed (div by) || Escoge un divisor para reducir la velocidad del procesador a una fracción de su velocidad normal durante el modo DOZE. ||
|| Doze Timer || Selecciona el periodo de tiempo para que el reloj del procesador vaya más lento aunque el resto de los componentes todavía operen a toda velocidad ||
|| Doze Timer Select || Selecciona el periodo de inactividad del sistema tras el cual el sistema entra en modo DOZE. ||
|| DRAM Auto Configuration || Cuando está ENABLED, los valores de velocidad (timings) de memoria se escogen de acuerdo con los valores preestablecidos por el fabricante según el tipo de memoria. Cuando está DISABLED, podemos establecer los valores manualmente en los campos que aparecen debajo. ||
|| DRAM Data Integrity Mode || Selecciona el modo de correción (paridad- PARITY, o código de corrección de errores - ECC) de acuerdo con el tipo de memoria RAM instalada. ||
|| * DRAM ECC/PARITY Select
* Memory Parity/ECC Check || Establecer esta opción de acuerdo con el tipo de memoria RAM instalada en el equipo: PARIDAD o ECC. En modo AUTO la BIOS habilita el chequeo automático si existe memoria con paridad o de tipo ECC (error correcting code). ||
|| DRAM Enhanced Paging || Cuando está ENABLED, una página de memoria RAM permanece abierta hasta que se produce un fallo de página o de fila. Cuando está DISABLED, el chipset usa información adicional para mantener la página abierta. ||
|| DRAM Fast Leadoff || Seleccionar ENABLED para acortar los ciclos de salida de datos y optimizar las prestaciones. ||
|| DRAM Last Write to CAS# || Seleccionar el número de ciclos transcurridos entre la última señal de datos y la asignación de CAS#. Este periodo es el tiempo establecido para la señal CAS. ||
|| DRAM Leadoff Timing || Seleccionar la combinación de ciclos del procesador que requiere el tipo de memoria instalada en el ordenador antes de cada lectura o escritura en memoria. A menor número mayor velocidad, pero aumentar el valor si se producen frecuentes errores de memoria. ||
|| DRAM Page Idle Timer || Selecciona la cantidad de tiempo en ciclos de reloj que la controladora de memoria espera para cerrar una página de memoria después de que el procesador está inactivo. ||
|| DRAM Page Open Policy || Cuando está DISABLED, el registro de página abierta se limpia y se cierra la página correspondiente de memoria. Cuando está ENABLED, la página permanece abierta, incluso cuando no hay peticiones. ||
|| DRAM Posted Write || Ver a continuación DRAM Posted Write Buffer. ||
|| DRAM Posted Write Buffer || El chipset mantiene su propio buffer interno para las escrituras de memoria. Cuando el buffer está ENABLED, los ciclos de escritura del procesador a memoria RAM se envían al buffer, de modo que el procesador puede empezar un nuevo ciclo antes de que la memoria finalice el ciclo anterior. ||
|| DRAM R/W Leadoff Timing || Selecciona la combinación de ciclos de reloj que requiere la memoria RAM instalada en el sistema antes de cada lectura o escritura en memoria. Cambiar el valor determinado por el fabricante para la memoria RAM instalada puede causar errores de memoria. ||
|| DRAM RAS Only Refresh || En refresco alternativo a CAS-BEFORE-RAS. Debe estar DISABLED a menos que la memoria RAM del sistema requiera este método más antiguo de refresco de memoria. ||
|| DRAM RAS# Precharge Time || Seleccionar el número de ciclos de reloj asignados a la señal RAS# (ROW ADDRESS STROBE)para acumular su carga antes de que se refresque la memoria. Si se establece poco tiempo, el refresco puede ser incompleto y se pueden perder datos. ||
|| DRAM RAS# Pulse Width || El fabricante del equipo debe seleccionar el número de ciclos de reloj permitido para el refresco de RAS, de acuerdo con las especificaciones de la memoria RAM. ||
|| DRAM Read Burst (B/E/F) || Selecciona los tiempos para las lecturas a ráfagas de la memoria RAM. Cuanto menores son los números, más rápido se comunica el sistema con la memoria. ||
|| DRAM Read Burst (EDO/FPM) || Establece los tiempos para lecturas desde memoria EDO (EXTENDED DATA OUTPUT) o memoria FPM (FAST PAGE MODE). Cuanto menores son los números, más rápido se comunica el sistema con la memoria. Si se seleccionan unos números menores de los que soporta la memoria RAM instalada, pueden producirse errores de memoria. Cuando los valores son dobles, e.g. x222/x333, el primer valor corresponde a la memoria de tipo EDO y el segundo a la memoria de tipo FPM. ||
|| DRAM Read Prefetch Buffer || Cada vez que se hace una petición de acceso a memoria, se realiza la cuenta atrás de un número de ciclos de reloj preprogramados. Cuando la cuenta llega a cero,si el número de buffers llenados es igual o superioor que un valor de umbral determinado, la petición de acceso a memoria se convierte en prioritaria. Este mecanismo se usa para controlar la latencia del acceso a memoria. ENABLED mejora las prestaciones del equipo. ||
|| DRAM Read Wait State || Estos números son el esquema de ciclos de reloj que usa el procesador para leer datos de la memoria principal. El fabricante de la placa base debe escoger la combinación adecuada, dependiendo del tamaño y la velocidad de la memoria RAM. Escoger el valor más bajo posible, pero si se producen errores frecuentes, ir aumentando el valor poco a poco. ||
|| DRAM Read/Write Timing || El diseñador de tus sistema debería seleccionar los tiempos que usa el sistema al leer o escribir en la memoria RAM. Escoger el valor más bajo posible, pero si se producen errores frecuentes, ir aumentando el valor poco a poco. ||
|| DRAM Read-Around-Write || Es un valor de optimización de la memoria RAM: si una lectura de memoria es dirigida a una posición cuya ultima escritura está en un buffer antes de ser escrita a memoria, la lectura se hace con el contenido del buffer, y la lectura no es enviada a memoria. ||
|| DRAM Refresh Period || Seleccionar el periodo necesario para refrescar la RAM de acuerdo con las especificaciones del tipo, marca y modelo de memoria. En general, a mayor tiempo mejores prestaciones. ||
|| DRAM Refresh Queue || ENABLED permite situar uno tras otro hasta cuatro peticiones de refresco de memoria, de modo que la RAM se refresque a intervalos óptimos. DISABLED hace todas las peticiones de refresco prioritarias. De todos modos, esto depende de si la RAM instalada soporta esta característica; la mayoría lo hacen. ||
|| DRAM Refresh Rate || Selecciona el periodo mecesario para refrescar la RAM de acuerdo con las especificaciones del tipo, marca y modelo de memoria. En general, a mayor tiempo mejores prestaciones ||
|| DRAM Refresh Stagger By || Seleccionar el númro de ciclos de reloj (0-7) entre los refrescos de filas de memoria, según la distribución de memoria. Escogiendo 0, se refrescan todas las filas a la vez. ||
|| DRAM Slow Refresh || El refresco de memoria RAM por defecto ocurre cada 15 µs. Una tarjeta de 16 bit con capacidad bus master puede activar el refresco. Seleccionando un periodo lento de refresco en este apartado especifica la frecuencia de la petición de refresco de una tarjeta ISA. ||
|| DRAM Speculative Leadoff || Una petición de lectura del procesador a la controladora de memoria RAM incluye la dirección de memoria de los datos deseados. Cuando está ENABLED, este parámetro permite a la controladora de memoria pasar a memoria el comando de lectura antes de haber descodificado totalmente la dirección de memoria, acelerando así el proceso de lectura. ||
|| DRAM Speed Selection || El valor de este campo debe corresponder a la velocidad de la memoria RAM instalada en el equipo. NO cambiar los valores por defecto de este campo que han sido determinados por el fabricante de la placa para la RAM instalada. Este valor es la velocidad de acceso, por tanto un valor menor implica un equipo más rápido. ||
|| DRAM Timing || El valor de este parámetro depende de la velocidad de los chips de memoria RAM instalada. Para aumentar las prestaciones del sistema, se puede escoger 60ns (nanosegundos) en caso de tener instalada en el sistema memoria RAM de tipo EDO o memoria de tipo FPM (Fast Page Mode) de 60ns. Si se producen errores de memoria o el sistema se cuelga con cierta frecuencia, se debe escoger 70ns. ||
|| DRAM Timing Control || Esto permite al usuario establecer los ciclos de reloj del sistema al leer o escribir a memoria. ||
|| DRAM to PCI RSLP || Cuando está ENABLED, the chipset permite el adelanto de dos líneas de datos de la memoria del sistema al bus PCI ||
|| DRAM Write Burst (B/E/F)
DRAM Write Burst Timing || Establece los ciclos de reloj para las escrituras a memoria RAM en modo ráfaga. A menor número, más rápido se comunica el sistema con la memoria. Seleccionar ciclos de reloj menores que los que soporta la memoria RAM instalada da lugar a errores de memoria. ||
|| DRAM Write Wait State || El diseñador de la placa base puede decidir insertar un estado de espera en el ciclo de escritura de memoria, si es necesario. ||
|| DREQ6 PIN as || Este apartado permite al fabricante de la placa base invocar una rutina de ahorro de energía por software usando la señal DREQ6. Seleccionar SUSPEND SW sólo si la placa base soporta esta característica ||
|| Drive A
Drive B || Selecciona las especificaciones correctas para la unidad de diskette instalada en el equipo ||
|| None || Sin disketera ||
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