Configuración de la BIOS - letra P

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P

|| || Page Hit Control || Esta función se utiliza para comprobar la controladora. ||
|| Page Mode Read WS || Selecciona la combinación correcta de ciclos de reloj según las especificaciones de la placa base y las especificaciones de la memoria RAM de tipo FPM (Fast Page Mode) ||
|| Parallel Port EPP Type || Seleccionar tipo 1.7 o 1.9 para el puerto EPP, de acuerdo con el periférico conectado al puerto paralelo ||
|| Parallel Port Mode || Selecciona un modo de funcionamiento para el puerto paralelo de la placa base. Seleccionar NORMAL, COMPATIBLE o SPP a menos que se esté seguro que tanto el software como el hardware soportan uno de los otros modos posibles. ||
|| Passive Release || Cuando está ENABLED, los accesos del procesador al bus PCI se pueden realizar durante el PASSIVE RELEASE. Si no, el arbitro sólo acepta otro acceso del bus PCI a memoria RAM. ENABLED mejora las prestaciones. ||
|| PCI 2.1 Compliance || Seleccionar ENABLED para soportar compatibilidad con la especificación PCI 2.1 ||
|| PCI Arbitration Mode || El método por el cual el bus PCI determina qué dispositivo gana el acceso al bus. Normalmente el acceso se da al que primero llega. Cuando se rota la prioridad, cuando un dispositivo accede al bus se le asigna la menor prioridad y los demás dispositivos avanzan en la lista de prioridad. ||
|| PCI burst Read/Write WS || Seleccionar el número de ciclos de reloj asignados para una lectura/escritura en ráfagas de un PCI master ||
|| PCI Burst Write Combine || Cuando esta opción está ENABLED, el chipset envía largas ráfagas de datos desde los buffers. ||
|| PCI CLK || El fabricante de la placa base decide si el reloj PCI está sincronizado con el reloj del procesador o es asíncrono. ||
|| PCI Delayed Transaction || El chipset tiene un buffer de escritura de 32 bits para soportar ciclos retardados de transacciones. Seleccionar ENABLED para que esté de acuerdo con la versión 2.1 del bus PCI. ENABLED mejora las prestaciones del equipo ||
|| PCI Dynamic Bursting || Cuando está ENABLED cada transacción de escritura va al buffer de escritura y si los datos lo permiten se envían a ráfagas al bus PCI, acelerando el equipo al reducir el número de accesos al bus PCI y enviando más datos en cada paquete de cada vez. ||
|| PCI Fast Back to Back Wr || Cuando está ENABLED, el bus PCI interpreta los ciclos de lectura del procesador como el protocolo PCI de ráfagas, de este modo los ciclos secuenciales de lectura de memoria del procesador BACK-TO-BACK dirigidos al bus PCI se traducen a ciclos de lectura de memoria en ráfagas al bus PCI. ||
|| PCI IDE IRQ Map to || Este apartado permite seleccionar la IRQ para la controladora IDE PCI o ISA. Si el equipo no tiene controladoras integradas en placa base, debe seleccionarse la IRQ adecuada a la tarjeta instalada. Las IRQ estándar para los canales IDE son IRQ14 para el canal primario y IRQ15 para el canal secundario. ||
|| PCI IRQ Activated by || Dejar el activador de la IRQ en LEVEL a menos que el dispositivo PCI asignado a la IRQ especifique interrupción activada por EDGE. ||
|| PCI Master 0 WS Write || Cuando está ENABLED, las escrituras al bus PCI se ejecutan sin estados de espera. ||
|| PCI Mem Line Read || Cuando está ENABLED, los comandos PCI de línea de lectura de memoria buscan líneas completas de cache. Cuando está DISABLED, un comando PCI de línea de lectura de memoria da lecturas parciales en el bus del procesador. ||
|| PCI Mem Line Read Prefetch || Cuando está ENABLED, los comandos PCI de memoria buscan líneas completas de caché junto con la búsqueda adelantada de tres líneas adicionales de cache. La búsqueda por adelantado no cruza los límites de dirección de 4KB. Cuando está DISABLED, no se realiza la búsqueda por adelantado. Este valor no tiene sentido si el valor PCI MEM LINE READ está DISABLED. ENABLED mejora las prestaciones del equipo. ||
|| PCI Posted Write Buffer || Se puede habilitar o deshabilitar la habilidad del chipset para usar un buffer para las escrituras enviadas iniciadas en el bus PCI. ||
|| PCI Preempt Timer || Establece la duración en ciclos de reloj antes de que un comando PCI de por finalizado el anterior cuando hay una petición pendiente. ||
|| PCI Pre-Snoop || Pre-snooping es una técnica por la cual un comando PCI puede continuar enviando una ráfaga de datos hasta el límite de página de 4K, en vez de hasta un límite de línea de memoria. ||
|| PCI Read Burst WS || Selecciona el número de ciclos de reloj para una lectura en ráfaga. Ni muchos ni pocos, todo depende si trabajamos con bloques grandes de datos o múltiples datos de pequeño tamaño respectivamente. ||
|| PCI Timeout || Cuando está DISABLED, los ciclos PCI se desconectan si el primer acceso a datos no se completa en 16 ciclos del reloj PCI. Cuando está ENABLED, los ciclos PCI permanecen conectados aunque no se complete el acceso de datos antes de 16 ciclos del reloj PCI. ||
|| PCI to DRAM Buffer || El sistema soporta escrituras almacenadas en buffer del bus PCI a la memoria RAM para aumentar la velocidad. ||
|| PCI to L2 Write Buffer || El chipset mantiene su propio buffer interno para las escrituras del bus PCI a la memoria caché externa. Cuando el buffer está ENABLED, los ciclos de escritura del bus PCI a la cache externa pasan al buffer, de modo que cada dispositivo puede completar sus ciclos sin esperar al siguiente ||
|| PCI/VGA Palette Snoop || Dejar este parámetro DISABLED. Solamente ha de estar ENABLED si una tarjeta ISA instalada en el sistema lo requiere, para sincronizar la tarjeta descompresora MPEG con la tarjeta gráfica o si se usa un convertidor VGA/TV. ||
|| PCI-To-CPU Write Posting || Cuando este valor está ENABLED, las escrituras del bus PCI al procesador pasan por el buffer, de modo que el bus PCI puede continuar escribiendo mientras el procesador está ocupado con otro proceso. Cuando está DISABLED, las escrituras no pasan por el buffer y el bus PCI debe esperar hasta que el procesador esté libre antes de comenzar otro ciclo de escritura. ENABLED mejora las prestaciones del equipo. ||
|| PCI-To-DRAM Pipeline || Es un rasgo de optimización de la memoria RAM: si está ENABLED, se habilita la escritura continua del bus PCI a memoria RAM. Los buffer del chipset almacenan los datos escritos del bus PCI a la memoria. Cuando está DISABLED, las escrituras del bus PCI a la memoria RAM se limitan a una sola transferencia por cada ciclo de escritura ||
|| PCI Write Burst || ENABLED permite que varias escrituras sucesivas al bus PCI se hagan en modo ráfaga de una sola vez. ||
|| PCI Write Burst WS || Establece el número de ciclos de reloj que puede durar una escritura en ráfaga. ||
|| Peer Concurrency || PEER CONCURRENCY significa que más de un dispositivo PCI puede estar activo a la vez. ENABLED acelera la velocidad del bus PCI, aumentando las prestaciones del equipo. ||
|| Pipeline || Seleccionar ENABLED para habilitar la función de lectura y escritura continua de la caché cuando la memoria caché de segundo nivel del sistema es de tipo continuo síncrono (pipelined synchronous cache) ||
|| Pipeline Cache Timing || Para una caché secundaria de un sólo banco, seleccionar FASTER. Si es de dos bancos, seleccionar FASTEST. ||
|| Pipelined Function || Cuando está ENABLED, la controladora pide al procesador una nueva dirección de memoria antes que todas las transferencias de datos de los ciclos actuales estén completados, dando lugar a un aumento de prestaciones. ||
|| PM Control by APM || Si se instala en el equipo el sistema avanzado de ahorro de energía (APM), seleccionar YES mejora el ahorro. ||
|| PM Events || Se puede desactivar la monitorización de algunos dispositivos y algunas IRQ para que no anulen el modo de ahorro de energía. El dispositivo desactivador por defecto es el uso del teclado. Cuando está ON (o se nombre el dispositivo, LPT o COM) la actividad de uno de los dispositivos de la lista anula el modo de ahorro de energía. ||
|| PM Mode || El ahorro de energía se configura como SMI Green mode, que es el modo requerido por el procesador. ||
|| PM wait for APM || Si se instala en el equipo el sistema avanzado de ahorro de energía (APM), seleccionar YES mejora el ahorro. ||
|| PnP BIOS Auto-Config || La BIOS puede configurar automáticamente los dispositivos compatibles con el estándar PLUG AND PLAY. Si se selecciona ENABLED, las IRQ disponibles desaparecen, porque la BIOS las asigna automáticamente. ||
|| PNP OS Installed || Seleccionar YES si el sistema operativo instalado es PLUG AND PLAY, como por ejemplo WINDOWS 95. ||
|| Posted PCI Memory Writes || Cuando este parámetro está ENABLED, las escrituras del bus PCI a memoria son enviadas con retraso. Este es un retraso intermedio. Si se activa el buffer para la escritura con retraso del procesador y del bus PCI a memoria RAM, los datos se intercalan con los datos de escritura del procesador y son enviados una segunda vez antes de ser escritos a memoria. ||
|| Power Button Over Ride || Cuando está ENABLED al pulsar el botón de encendido más de cuatro segundos el equipo se apaga. Esto es especialmente útil cuando el equipo se ha quedado colgado. En placas con chipset SIS5597 ||
|| Power Down Activities || Se puede desactivar la monitorización de algunas IRQ para que no anulen el modo de ahorro de energía ||
|| Power Down and Resume Events || Se puede desactivar la monitorización de algunas IRQ para que no anulen el modo de ahorro de energía SUSPEND. ||
|| Power Management || Esta opción permite escoger el tipo o grado de ahorro de energía entre los modos Doze, Standby, y Suspend. ||
|| Esta tabla describe cada uno de los modos: ||
|| Max Saving || Ahorro máximo. Sólo para procesadores SL (portátiles) ||
|| User Define || Establecer individualmente cada modo. ||
|| Min Saving || Ahorro mínimo. ||
|| Primary & Secondary IDE INT# || Cada conexión de un periférico PCI es capaz de activar hasta 4 interrupciones: INT# A, INT# B, INT# C y INT# D. Por defecto a la conexión PCI se le asigna INT# A. Asignar INT# B no tiene sentido a menos que el periférico necesite dos I ||